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实验说明

SWITCH开关接高电平，Output输出高电平

SWITCH开关接低电平，Output输出低电平

代码可编译，烧录可运行

Verilog文件

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module sp6(
            input ext_clk_25m,     //外部输入25MHz时钟信号
            input ext_rst_n,       //外部输入复位信号，低电平有效
            input switch,          //拨码开关输入，ON -- 低电平；OFF -- 高电平
            output reg out_pin     //输出控制信号
        );

always @ (posedge ext_clk_25m or negedge ext_rst_n)
    if(!ext_rst_n)
        out_pin <= 1'b0;
    else if(!switch)
        out_pin <= 1'b1;        //输出高电平 1
    else
        out_pin <= 1'b0;         //输出低电平 0

endmodule

.ucf 配置文件

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NET "ext_clk_25m" LOC = P23 | IOSTANDARD = LVCMOS33;
NET "ext_rst_n"   LOC = P24 | IOSTANDARD = LVCMOS33;
NET "out_pin"     LOC = P27 | IOSTANDARD = LVCMOS33;
NET "switch"      LOC = P29 | IOSTANDARD = LVCMOS33;